Verilog代码中未对一个输出量进行初始化时是不是把他默认为0

A_Wait · 发表于 2022-11-17 11:06

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Verilog代码中未对一个输出量进行初始化时是不是把他默认为0？

elephant_ · 发表于 2022-11-17 13:21

这看你他和输入的关系，如果没有关系，在仿真结构中的不定值，在综合中，大部分是0

li205212021 · 发表于 2022-11-17 13:30

verilog 或者VHDL 如果没有复位赋初值，那么是0是1都是有可能的
不是你想的默认为0
它是硬件代码而不是C这种串行的代码可以添加默认值，你这是C语言的思想去思考问题了

replace · 发表于 2022-11-17 13:35

建议在上电的时候，设置一个复位逻辑，将其复位为0

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