谁能教我学布layout DDR/DDR2板？

kdc252626658 · 发表于 2012-4-13 16:40

jimmy 发表于 2012-4-3 11:44
/ j$ H6 M, s) S0 r上半年准备搞一次网络培训，关于DDR布线和等长的。: b5 z9 e' F8 G8 x- o* d
: M+ ^' F n# d1 U0 I, e# B
请大家留意论坛公告。

严重支持！！3月份上海的培训错过了~

jilin090612 · 发表于 2012-4-13 22:18

顶下……

164430805 · 发表于 2012-4-28 17:14

支持，我也要学习

ismyangel · 发表于 2012-4-28 20:58

受益匪浅

爱我的人 · 发表于 2012-4-29 10:29

顶起

与你同行 · 发表于 2012-4-29 13:36

期待中！！！

654 · 发表于 2012-4-29 15:35

期待

Victoria · 发表于 2013-1-28 16:41

kmdzzy 发表于 2012-2-22 10:19 0 k5 [$ z1 w3 U# T: r4 U3 ]
同样的苦恼·····想学高速设计，天天画两层。太没难度了，四层都不会，悲剧中。没有接触过等长，没有接 ...

the same to me{:soso_e105:} {:soso_e105:} {:soso_e105:}

brantd · 发表于 2013-1-28 16:46

期待上半年的网络培训！

Junhao · 发表于 2013-1-29 11:30

看了向几片DDR3的板数据线没做等长，CLK没做等长，地址线等长但误差都在200MIL也能跑，最长的线4000多MIL,看来有的芯片要求也不是很高。

jimmy · 发表于 2013-1-30 09:49

Junhao 发表于 2013-1-29 11:30
; l4 q; I- q( H( o) G看了向几片DDR3的板数据线没做等长，CLK没做等长，地址线等长但误差都在200MIL也能跑，最长的线4000多MIL, ...

如果主芯片的时序设计余量留得够大，误差就可以放大一点。

反之，则要严格控制误差。另外本身芯片layout时，管脚到邦定脚就会有一定的误差。

ai799 · 发表于 2013-2-22 20:50

jimmy 发表于 2013-1-30 09:49 8 O, u: Y; K& L3 l1 J
如果主芯片的时序设计余量留得够大，误差就可以放大一点。
8 _ k T! f7 I6 w/ i3 S' l! t" e8 B' h) V' p, [* s
反之，则要严格控制误差。另外本身芯片layo ...

非常感谢版主的奉献！

星雨沉冰 · 发表于 2013-2-28 09:32

也在学习中。

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谁能教我学布layout DDR/DDR2板？

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