Altera_Cpld控制sdram的控制接口问题？

dragongfly

用Altera_cpld做了一个186（主CPU）控制sdram的控制接口， 发现问题：

要使得sdram读写正确，必须把186(主CPU)的clk送给sdram，而不能把clk经cpld的延时送给sdram。

两者相差仅仅4ns。而时序通过逻辑分析仪测试没有问题。此程序在xilinx器件上没有问题。这是怎么回事？

jack_are

建议将所有控制和时钟信号都从PLD输出，因为SDRAM对时钟偏移(clock skew)很敏感，而Altera的器件PLL允许对时钟频率和相位都进行完全控制。因此，对于所有使用SDRAM的设计，Altera的器件PLL必须生成SDRAM时钟信号。
3 M. Z. b- A$ e9 P; i要利用SDRAM作为数据或程序存储地址来完成设计，是采用MegaWizard还是Plug-In Manager来将一个PLL在采用Quartus II软件的设计中的顶层示例？可以选择创建一个新的megafuntion变量，然后在Plug-In manager中创建ALTCLKLOCK(I/P菜单)变量。
可以将PLL设置成多个，或是将输入划分开来，以适应设计需求。一旦软件生成PLL，将其在设计中示例，并使用PLL的“Clock”输出以驱动CPU时钟输入和输出IP引脚。

风吹过后

SDRAM是有一个同步接口的动态随机存取内存（DRAM）。自己手写一个sdram的接口，懂得sdram的原理，日后使用接口的时候，懂得如何去修改！这是最重要的！！！

niubility

quartus调用一个sdram接口的ip核，直接一步到位，省去了很多的麻烦，但不利于日后调用使用。
$ D+ H  T. o, p) ]  ~0 j0 F因为里面的原码也看不懂，所以难以理解里面的原理。所以不要给自己埋坑！