2层PCB中PCIe-x1的100欧姆阻抗控制设计

zhouhua_8

根据PCI-E标准要求，PCI-E差分信号线要求差分阻抗为Zdif=100，Zcom=60。2层板设计也必须满足这个条件，现在板层参数如下：
铜线厚度T：1oz，大概1.4mil厚
板厚H：1.5mm ~= 59mil
介质：FR-4,2116，电介参数E~=4.2
$ {) b% [( H3 U' s3 N' A
采用耦合微带线方式layout，通过Polar Si9000计算参数如下：
( y" Q. F& |% K! V; u
3 I1 j  [$ D1 Z' U) O
2 u* u* S( b1 i
8 [8 N# A4 C4 h- N: n 从图中可以看出，差分阻抗为Zdiff=99.87，满足设计要求，即要求线宽为9mil，线距为6mil，外围包地安全距离为7mil。差分线对于其他差分线对之间的距离>=24mil，这里我们取>=40mil。详细参数如下：
4 [5 U5 D& G! e0 c; n

过孔设计参数：内径=14mil，外径=25mil。
- y1 J9 B2 C& e4 h3 j* R

jiangchun9981

PCI-E 2层板很难搞的吧！
  ?# ?! B2 }+ o( sLZ能不能大概计算一下4层板的阻抗：板材为常见的KB。
/ C1 k9 }! h" c! n! A
: L) d) J) l& l* R- B我的项目参数如下：
: u2 B' P' n3 A/ Q& K3 t, w# d线宽为6mil，线距为6.5mil，外围包地为30mil.
过孔设计参数：内径=12mil，外径=24mil

LZ能不能帮计算一下这个能不能满足？  
我已经打样过了，PCIE差分线最长有30CM长，基本没换层，实践能稳定运行！
: h! U. F7 D7 m0 D" P; s我想知道理论计算出的和实际的差别。
谢谢！

zhouhua_8

根据楼主的参数，计算了下，见下图：
; T/ P" _5 d( q" U: Z( W: x4 x

jiangchun9981

看到了！Zdiff=119了，似乎误差还比较大了 ！   不过实际也能稳定运行的。

zhouhua_8

恩，是的，应该问题不大

cannon220

请问搂着这套设计参数有没有实际用于2层板的制板中？有的话实际效果如何？ 这边用这套模型算的0.8mm厚的2层板数据打板，板子回来后，pcie怎么都link不上，不知道是什么原因。

szsz06

pcie双面板也可以？？

zhouhua_8

我的板子可以，你的板子厚度是否涉及到位了？

mankou001

把板做溥

routon

cannon220 发表于 2012-5-10 12:07
- G7 p2 C; q6 ^& R" C请问搂着这套设计参数有没有实际用于2层板的制板中？有的话实际效果如何？ 这边用这套模型算的0.8mm厚的2层 ...

/ s9 ~( X* @5 h1 M$ R& e底层铺铜完整不？