关于FPGA的pll的一些问题

R_myself

我打算使用Altra的FPGA EP1C6内部的PLL，那么在画PCB的时候，我把25M的晶振接到了PLL的时钟输入引脚CLK0上，请问CLK1~CLK3引脚如何处理，因为我把这三个引脚悬空时编译报错

peerless2021

你这是dxp在报错吧，没关系只要quartus不报错就行。这种错误不用理他，用低版本的protel 99se不会有这种问题。有人推荐更改pin的电气类型“把出现错误的引脚属性改为passive即可。”

I_believe

把晶振接到pll的一个clk管脚上即可，其他的管脚可以悬空，你编译报错可能是其他原因，你把报错代码贴上来看看吧。

elephant_

你怎么确定你的错误是CLK1~CLK3这三个引脚悬空造成的呢？

someone

接电阻接地，其实不接应该也可以，设置一下你的编译的约束条件。