verilog中 module间连线问题

hfiwioq

代码如下：rst_n前为啥加感叹号，是不是写错了啊，lattice官网的例程，看到的请回复一下啊，谢谢
6 }: p. ^3 b! d
4 }# I/ \2 D1 V2 Vinput rst_n；
; T+ M; d. k: a8 o% }* z  F3 Z, TEFB_UFM inst1 (        .wb_clk_i(clk_i ),                                        // EFB with UFM enabled
0 q/ v4 v& B, F/ S( c3 P                                .wb_rst_i(!rst_n ),
8 U- \' ?. \9 n  s                                .wb_cyc_i(wb_cyc_i ),
5 T+ ^5 w$ b5 A5 H4 r) O5 X                                .wb_stb_i(wb_stb_i ),
                                .wb_we_i(wb_we_i ),
                                .wb_adr_i(wb_adr_i),
3 |6 Y: v% n. H* [# m9 q2 i  H& v                                .wb_dat_i(wb_dat_i ),
8 O- h) v" `6 E- m" f                                .wb_dat_o(wb_dat_o ),
                                .wb_ack_o(wb_ack_o ),
; J& g, `2 B* l& y! n) r                                .wbc_ufm_irq( )
/ u! o# z" n2 ^/ [# O) \' s                                );
* w: T2 U, Z7 q: j! Z

aid4her

那是去反的  这个估计跟时序有关系啊

hfiwioq

aid4her 发表于 2022-8-17 15:48
. r+ \- _6 V4 s" w: H那是去反的  这个估计跟时序有关系啊

0 ]& c  L' }* k/ n: M5 k- x- g那不是连线吗？取反是啥意思
8 ]4 b1 U: @. }# P2 q4 q* u

fuu65iwi

!rst_n，就是把这个信号取反。跟连不连线没冲突啊。你理解成取反再连接就行了。
4 z/ j$ O+ u2 H