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怎么改善1PPS上升沿

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unfaithful2021
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
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    1#
    发表于 2022-8-15 13:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    FPGA输出的脉宽10ms的脉冲信号经过驱动芯片输出，输出信号上升沿怎么改善，保证上升时间＜1ns，输出电平5V。
    / g; t( o* C( u5 s

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    whatever_
  • TA的每日心情
    开心
    2022-1-29 15:04

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    [LV.1]初来乍到
    2#
    发表于 2022-8-15 14:44 | 只看该作者
    这个要看后面什么负载了，比如容性负载，可以加上拉电阻试一下3 c- N, |- y1 y+ v; e5 C
    负载多的话先通过一个专门的驱动会改善上升下降时间

    点评

    unfaithful2021
    输出要求是COMS电平，阻抗50欧。加了驱动芯片上升时间＞1ns了，找了几种片子，上升时间都在1ns以上，芯片里没有找到有关上升时间的指标，想着是不是要通过外围调节。  详情 回复 发表于 2022-8-15 14:48

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    unfaithful2021
  • TA的每日心情
    开心
    2022-1-29 15:04

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    [LV.1]初来乍到
    3#
     楼主| 发表于 2022-8-15 14:48 | 只看该作者
    whatever_ 发表于 2022-8-15 14:44+ b' j  n6 ]9 w: V8 M* E
    这个要看后面什么负载了，比如容性负载，可以加上拉电阻试一下
    8 [6 Z  O/ Y6 Q; A负载多的话先通过一个专门的驱动会改善上升 ...
    7 ^! }: e0 c0 N$ j* S; R! e+ y/ F
    输出要求是COMS电平，阻抗50欧。加了驱动芯片上升时间＞1ns了，找了几种片子，上升时间都在1ns以上，芯片里没有找到有关上升时间的指标，想着是不是要通过外围调节。
    / E* l* a# Z  W* f% o* q  l# O

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