学习CPLD用vhdl和verilog哪种语言好？

choose521 · 发表于 2022-7-27 10:52

您需要登录才可以下载或查看，没有帐号？注册

x

学习cpld用vhdl和verilog哪种语言好？

oewqe · 发表于 2022-7-27 13:04

我个人用的是VHDL语言，相比Verilog来说VHDL严谨一些，而Verilog的语言模式很像C语言，比较灵活。

mqerew · 发表于 2022-7-27 13:33

从设计的角度来看，Verilog经常用来设计从小到规模的集成电路的设计，而VHDL偏向于中规模到超大规模的集成电路的设计。

ESCAPE · 发表于 2022-7-27 14:11

我觉得Verilog上手比较快，也比较简单，VHDL不太清楚。

Memory00 · 发表于 2022-7-27 14:37

跟你是做cpld没什么关系。Verilog比较简单，跟C语言有点相同，限制较少，相对比较灵活。业界大部分都是采用Verilog。

hnrcxy · 发表于 2022-7-28 16:26

同问

帐号		自动登录	找回密码
密码			注册

推荐内容 /1