fpga差分对是什么

we_happiness

管脚约束的时候出现差分对

peerless2021

当时钟频率很高时，常采用差分时钟对的输入形式.Xilinx、Altera对差分时钟输入的处理是不同的。

hfiwioq

Altera仅仅需要一个Pin就可以实现，但必须在管脚约束时指定管脚的电平类型。Xilinx需要两个时钟输入端。具体使用细节可以参照Xilinx的相关文档。

aid4her

需要在程序中显性的表示出有2个时钟输入端，在程序内部将这两个差分成对的时钟送入一个IBUFGDS(在ISE 的language assistant中有模板)。