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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › verilog FPGA 引脚问题
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verilog FPGA 引脚问题

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dream123
  • TA的每日心情
    慵懒
    2022-1-21 15:20

    • 签到天数: 1 天

    [LV.1]初来乍到
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    1#
    发表于 2022-7-22 15:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    在verilog中有像单片机那样对引脚赋值的吗？比如说P3=0x80，是对P3.0-P3.7引脚赋值，或者类似的方法？1 T' F) `- t; O: Z) y1 v8 Z* V0 Y

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    lrene

    该用户从未签到
    2#
    发表于 2022-7-22 16:17 | 只看该作者
    假如a是输出管脚，assign a = 1'b1;就行了

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    li205212021

    该用户从未签到
    3#
    发表于 2022-7-22 16:20 | 只看该作者
    假如a是4位数，assign a = 4'b1111就可以了

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