输入到CPLD的时钟信号有什么作用？

MrL1

采用有源晶振产生12MHZ的时钟信号提供给cpld芯片，主要作用是什么？以及用VHDL语言编程时需要对时钟信号进行什么处理

oewqe

不知道你现在有没有接触VHDL语言。在编写的时候经常会遇到触发条件，也就是在process里面一半都有判断上升沿（下降沿）事件的，根据事件再进行一系列操作。如果没有晶振的话，就不知道触发条件和触发时序了，逻辑上行不通的
至于处理时钟信号，一半都是判断事件的。 IF SYS_CLK'EVENT AND SYS_CLK='1'这个就是上升沿事件。IF SYS_CLK'EVENT AND SYS_CLK='0'这个就是下降沿事件

mqerew

门阵列编程主要分两种，一种时序电路，一种组合逻辑电路，组合逻辑电路，可以不用使用始终，时序电路需要时钟信号，每一个时钟的边沿进行一次操作，建议看看数电。
3 I! {3 a1 P* V1 q7 B. [

ESCAPE

时钟就是数字电路的脉搏，
! {) P; Q8 H5 B7 T  i+ H可以理解为每个时钟边沿（上升沿或者下降沿）来临的时候，CPLD根据你的编程做一步动作；
# \* p# N. y3 \! [7 u/ V# V/ fVHDL、Verilog语言的时序逻辑都是利用时钟沿作为触发条件之一来做判断的；
原理就和数字电路里的触发器，锁存器一样的