Xilinx 7系列FPGA架构：GCLK/时钟区域/全局时钟缓冲器介绍

dragongfly

1. 时钟树和网络：GCLK
. W; ^- d5 \/ v7 y: D7系列FPGA时钟树设计用于低偏差和低功耗操作，任何未使用时钟的分支都会被断开。时钟树还可用于驱动逻辑资源，如复位或时钟启用，这主要用于高扇出/负载网络。
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1 G2 Q2 _8 G9 x0 f在7系列FPGA结构中，全局时钟线的引脚访问不限于逻辑资源时钟引脚。全局时钟线可以驱动CLB中除CLK引脚以外的引脚（例如：控制引脚SR和CE）。需要非常快速的信号连接和大负载/扇出的应用程序可以从该架构中获益。
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6 V% B# d4 q+ V% a& {5 V2. 时钟域
+ D, S0 z8 {8 _! z2 |7系列器件通过使用时钟区域改善时钟分布。每个时钟区域最多可以有12个全局时钟域。这12个全局时钟可以由单片器件或SLR中的32个全局时钟缓冲器的任意组合驱动。时钟区域的尺寸固定为50个CLB高（50个IOB），跨越die的左侧或右侧。在7系列器件中，时钟主干线将器件分成左侧或右侧。通过固定时钟区域的尺寸，较大的7系列器件可以有更多的时钟区域。7系列FPGA提供1到24个时钟区域。
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0 ]. w, ~& E+ {4 p0 Z3. 全局时钟缓冲器
3 ~8 E2 I- U& |# m3 g; R在7系列器件中有多达32个全局时钟缓冲器。CCIO输入可以直接连接到器件同一半的任何全局时钟缓冲器。每个差分时钟管脚对可以连接到PCB上的差分时钟或单端时钟。当用作差分时钟输入时，直接连接来自差分输入管脚对的P侧。当用作单端时钟输入时，必须使用管脚对的P侧，因为直接连接只存在于该管脚上。有关管脚命名约定，请参阅UG475:7系列FPGA封装和引脚输出规范。如果单端时钟连接到差分管脚对的P侧，则N端不能用作另一个单端时钟管脚。但是，它可以用作用户I/O。
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! J, J8 C& c/ a; G器件上半部分的CMT只能驱动器件上半部分的BUFG，下半部分的CMT只能驱动下半部分的BUFG。类似地，只有器件的同一半中的BUFG可以用作对器件同一半中的CMT反馈。当CMT列扩展到同时包含GT和I/O列的区域时，千兆收发器（GTs）只能直接连接到MMCMs/PLL。Virtex-7T和Virtex-7XT器件有这些完整的列。Spartan-7、Artix-7、Kintex-7和Zynq-7000器件中的GT和CMT只能使用BUFHs（首选）或BUFGs进行连接。

3 u( J9 y& C6 J' x  l0 f$ o( y. |全局时钟缓冲器允许各种时钟/信号源访问全局时钟树和网络。输入到全局时钟缓冲器的可能来源包括：
) p0 N2 W; B+ {8 o3 C时钟输入
7 K9 Q" `9 P# U; I) W在器件同一半区域的时钟管理块（CMT）驱动BUFG
5 f# H* A& w5 Q6 R4 Q( T7 Z相邻全局时钟缓冲器输出（BUFGs）
通用互连
& R2 q1 V9 @4 O' F7 r+ b. T5 Z区域时钟缓冲器（BUFRs）
收发器
1 _' k6 K/ D2 @; Y. a  h

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