TA的每日心情 | 擦汗
2020-1-14 15:59 |
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签到天数: 1 天 [LV.1]初来乍到
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问一个CYCLONE III时钟输出驱动DA芯片的问题1 o, R, r1 y6 j5 E( m
5 N' a+ H+ g6 w0 r. X
" S3 k/ m7 G. x% o o9 M- R) p" \& e- y& F" Z0 V
想用CYCLONE III产生一个100Mhz的时钟信号给一款12BIT的DA芯片( z" e1 Q" A9 j
+ P1 J- A I6 a9 M1 s2 t- u使用CYCLONE III内部的PLL CLK时钟专用管脚输出是否可以输出比较稳定频率的时钟？' E3 I. q* O7 o8 Q$ P, X* I& p# k
& p7 j; L7 ?" [8 w! g' |0 a$ }+ ^" V1 Y! o8 _/ c) J" Y
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由于驱动DA芯片的接口包括时钟管脚、12位数据管脚于几个控制管脚 Q, W3 V% R% x6 M0 t" [3 y& ~( R
, ?( J$ r3 w* I: L T$ X% ~" Q& A7 ]; ~) `
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这个方面之前没接触过，那位有经验的朋友可以说说大致如何做比较好？
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在使用PLL CLK专用时钟输出管脚是不是使用P级，有哪些注意事项么？
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发表于 2011-11-9 09:51
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