Xilinx 7系列FPGA收发器架构十四:GTX/GTH接口/时钟校准/通道绑定

dragongfly

1.FPGA RX接口
1.1 功能概述
1 t5 B% @, U( O+ o  m2 zFPGA RX接口是GTX/GTH收发器并行接口，实现收发器并行数据输出到FPGA内部逻辑。FPGA在RXUSRCLK2时钟的上升沿读取RXDATA端口数据，该端口可以配置为2字节、4字节或者8字节。

3 t5 W, a5 C# e3 I4 [RXDATA宽度和RX_DATA_WIDTH和RX_INT_DATAWIDTH属性以及RX8B10BEN有关。并行时钟RXUSRCLK2速率由RX线速率、RXDATA宽度以及8B10B编码属性决定。RXUSRCLK时钟提供给PCS内部逻辑使用。
, w5 \( o+ o% |  a
( l6 F! D& P0 F1.2 FPGA RX接口配置
7系列GTX/GTH收发器包含2字节和4字节内部数据路径，通过RX_INT_DATAWIDTH属性配置。RX接口配置如下所示。

RX8B10BEN	RX_DATA_WIDTH	RX_INT_DATAWIDTH	FPGA InteRFace , S, a4 v5 q2 }: f% V1 @Width	Internal Data , o  ?5 `; [4 U& _$ XWidth
1	20	0	16	20
	40	0	32	20
	40	1	32	40
	80	1	64	40
0	16	0	16	16
	20	0	20	20
	32	0	32	16
	32	1	32	32
	40	0	40	20
	40	1	40	40
	64	1	64	32
	80	1	80	40

5 K3 z9 \1 k9 N3 ^  ^6 ]5 w6 u
当8B/10B解码器旁路时，RXDISPERR和RXCHARISK端口用来扩展RXDATA端口。如图2所示：

+ ~4 S8 _  L& V: X) h
# z: j" j' l6 U1.3 RXUSRCLK和RXUSRCLK2时钟产生
' {! I; P1 q1 Y$ k  zFPGA RX接口包括两个并行时钟：RXUSRCLK和RXUSRCLK2。RXUSRCLK用于收发器PCS内部逻辑资源使用，RXUSRCLK2用于FPGA RX接口所有信号同步时钟。
: F* s  C' h. M3 f2 \- @' ZRXUSRCLK和RXUSRCLK2时钟使用必须遵循以下规则：
1 F+ @8 C) K- ~, E1.RXUSRCLK和RXUSRCLK2必须是上升沿对齐，尽可能保持较小的时钟偏移。可以使用低偏移资源，如BUFG和BUFRs，驱动RXUSRCLK和RXUSRCLK2。
2.如果通道发送器和接收器配置为相同的时钟，TXOUTCLK时钟可以按照驱动TXUSRCLK和TXUSRCLK2时钟的方式来驱动RXUSRCLK和RXUSRCLK2。当时钟校准关闭或者RX buffer旁路时，RX相位对齐电路必须用来对齐串行时钟和并行时钟。
3.如果通道发送器和接收器配置为不同的时钟，并且时钟校准未使用，RXUSRCLK和RXUSRCLK2必须由RXOUTCLK驱动，同时RX相位对齐电路必须使用。
& U6 v, O$ G0 l& D- {8 U4.如果时钟校准使用，RXUSRCLK和RXUSRCLK2可以由RXOUTCLK或者TXOUTCLK驱动。
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, I7 I& H9 K/ D6 v

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