Xilinx 7系列FPGA收发器架构九：TX时钟输出控制及驱动器结构

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通过本文可以学习以下内容：
# J# p+ J0 x/ q& y  o0 a5 {-TX时钟输出控制结构
+ {# ?% o0 g  L* d4 ]6 t7 r: a7 v1 l-TX配置驱动器结构
2 }, d, r- M; k! A9 R4 t
, P0 W( E& p+ h7 u. ?4 u0 ~7 r8 [1.TX时钟输出控制结构
: Q! P7 C/ j9 K6 z( ]% p; N1.1概述
! \; C/ N$ n# K* XTX时钟分频器控制模块有两个主要的组件：串行时钟分频器控制模块和并行时钟分频器及选择器控制。图1给出了时钟分频器和选择器详细的结构。

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在图1中，注意一下几点：
1.TXOUTCLKPCS和TXOUTCLKFABRIC是冗余输出。TXOUTCLK时钟一般用于FPGA内部逻辑设计。
) B- h8 d/ u. ^; q- r9 t2.REF_CTRL选项由软件自动控制的，用户不可选择。用户只能使用使用IBUFDS_GTE2中的O或者ODIV2通过CMT、BUFH或者BUFG输出到FPGA逻辑资源。
. o& j+ p6 C6 l4 ?3.IBUFDS_GTE2可以看做冗余时钟，增加了收发器时钟方案的灵活性。
4.CPLL在GTXE2_Channel/GTHE2_CHANNEL中只有一个。来自GTXE2_COMMON/GTH2_COMMON的QPLL可以用于收发器通道（之前文章有详细介绍）。
5./2或者/4分频器模块由GTXE2_CHANNEL/GTHE2_CHANNEL的TX_INT_DATAWIDTH属性控制。TX_INT_DATAWIDTH = 0时，/2用于收发器内部2字节数据路径；TX_INT_DATAWIDTH = 1时，/4用户收发器内部4字节数据路径。
6./4或者/5分频器模块由GTXE2_CHANNEL/GTHE2_CHANNEL的TX_DATA_WIDTH属性控制。TX_DATA_WIDTH = 16，32，64时，选择/4分频器；TX_DATA_WIDTH = 20，40，80时，选择/5分频器。

% Z0 b: d; `' _3 W7 w3 n5 N1.2 串行时钟分频器
每个发送器PMA模块有一个D分频器，用来将PLL时钟分频为较低的线速率要求的时钟。该分频器可以用于设置为固定线速率或者动态线速率。

; _8 }! e4 B; o* k+ W1.3 并行时钟分频器和选择器
从TX时钟分频器模块输出的并行时钟可以用于FPGA逻辑时钟，Xilinx推荐的FPGA逻辑时钟为TXOUTCLK（该时钟应用方案在第（六）篇有介绍）或者使用MGTREFCLK管脚输入时钟直接作为FPGA逻辑资源时钟。
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2.TX配置驱动器
7 C' j8 c4 S0 U5 X; T
GTX/GTH收发器的TX驱动器是一个高速电流模式差分输出缓冲器。为了最大信号完整性，它包括以下特性：
-差分电压控制
2 ?! E8 W4 L2 v) ?( x# `-Pre-cursor和Post-cursor发送器预加重
-校准端接电阻

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