Xilinx 7系列FPGA收发器架构八：TX Buffer/TX PRBS的结构及使用

dragongfly

1.TX Buffer
) H5 @' N' ]3 u7 u, v1.1 TX Buffer结构介绍
下图显示了TX Buffer处于收发器TX结构的位置。
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$ W$ h% P' c. T5 e% dGTX/GTH收发器TX数据路径内有两个内部并行时钟域用于PCS组件：PMA组件并行时钟XCLK时钟域和TXUSRCLK时钟域，如图1所示。为了正确发送数据，XCLK速率必须匹配TXUSRCLK速率，同时，这两个时钟域之间的相位误差必须解决。
" Y2 ~" Z. f1 t4 T, v8 _8 w5 I
" B1 }+ q; j$ N6 t6 k7 g8 tGTX/GTH收发器提供两种方法解决XCLK和TXUSRCLK跨时钟域问题：
TX Bufffer
8 U- d. A; J+ n' s. f- ZTX相位对齐电路
4 |; y) V8 B0 @) V当TX Buffer旁路时，TX相位对齐电路被使用解决跨时钟域问题。也就是说，所有的TX数据路径必须要么使用TX Bufffer，要么使用TX相位对齐电路。图2给出了这两种方法在选取时的权衡。
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1.2 TX Buffer使用方法
当TXBUFSTATUS指示溢出时应该复位TX Buffer。GTTXRESET、TXPCSRESET或者GTX/GTH收发器内部产生的TX Buffer复位都可以复位TX Buffer。为了使能TX Buffer，需要设置以下选项：
; `* J; i& W5 ATXBUF_EN = TRUE
TX_XCLK_SEL = TXOUT

- L+ X8 w6 }& u" w6 H0 l1.3 TX Buffer Bypass使用方法
4 Y& O. I' r- F7 S! p. l" z旁路TX Buffer是7系列GTX/GTH收发器的高级特性，此时TX相位对齐电路用来实现XCLK和TXUSRCLK时钟域之间的相位差异，也可以实现TX延迟对齐调整。对于GTX收发器，这种调整可以自动或者手动，而GTH收发器必须由用户手动控制。图4显示了TX Buffer Bypass使用模式。

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jack_are

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架海梁心

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