请教FPGA的IO口异常的问题？

hfiwioq

FPGA的p_spi_cs_o有时候在进入p_spi_cs_o <= '0';的状态的时候并没有输出低，VHDL代码如下：
                                if (p_uart_rx_i = '0') then
4 O1 a4 y- `. _3 _/ J                                        s3_uart_rx_status <= C_UART_RX_SAMPLE_START_BIT;
! y' s4 [3 V* ^& H9 j& a& E                                        s10_spi_cs_cnt <= 0;
, Q2 A) r9 l  p4 ]* w0 a                                        p_spi_cs_o <= '0';
                                        p_spi_clk_o <= '0';                                       
                                else                                
  {' O+ @6 [1 x2 _5 f6 ~! m                                        if(s10_spi_cs_cnt < C_SPI_CS_AUTO_CNT) then
                                                s10_spi_cs_cnt <= s10_spi_cs_cnt + 1;
( E) X1 @( P4 `: ^( m' x7 v$ L                                        else
                                                p_spi_cs_o <= '1';
                                        end if;
                                end if;
- A# w& l1 z2 ~; a  S请指导

aid4her

没有看到驱动时钟

R_myself

p_spi_cs_o与p_spi_cs_o <= '0'没有关系，
; Y6 u- E! M- v" f是当p_uart_rx_i = '0'时才输出低。