Xilinx FPGA PL侧的IO资源(HP/HR/HD)介绍

dragongfly

主要介绍Xilinx FPGA PL侧的IO资源，目前主要包括HP、HR、HD三种类型，不同架构、不同封装的FPGA，包含的IO资源种类和数量均不一样，在连接外设时一定要注意，比如3.3V逻辑电平就不能直接连接到HP bank上，其VCCO的电源电压也不能直接接3.3V。
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' u7 O6 }- u4 ?  a基于 UltraScale 架构的设备提供各种 I/O 产品：高性能 (HP)、高密度 (HD) 和高范围 (HR) I/O bank。
1. HR I/O bank 旨在支持更广泛的 I/O 标准，电压高达 3.3V。
2.HP I/O bank 旨在满足电压高达1.8V 的高速内存和其他芯片到芯片接口的性能要求。
% A+ g" F1 H7 ^1 |" }% w2 C3.HD I/O bank 旨在支持低速接口。
7 系列 FPGA 提供高性能 (HP) 和高范围 (HR) I/O 组。
Kintex UltraScale 和 Virtex UltraScale 系列具有高性能 I/O bank (HP I/O) 和具有相应逻辑资源的高范围 I/O bank (HR I/O)。
Virtex UltraScale+ 系列只有具有相应逻辑资源的高性能 I/O bank (HP I/O)。这些 I/O bank 还具有增强的 mipi D-PHY 支持功能。
5 E7 [6 f) t/ x5 ZZynq UltraScale+ MPSOC 和 Kintex UltraScale+ FPGA 系列具有高性能 I/O bank (HP I/O)，具有增强的 MIPI D-PHY 能力和相应的逻辑资源。它们还具有具有相应逻辑资源的高密度 I/O（HD I/O）。

1、HP/HR

UltraScale 器件支持 7 系列器件所支持的许多相同功能。但是，有一些有用的新功能，以及对一些现有功能的更改。这些新功能和变化包括：
: s' `1 k$ h  ]1 G0 s) x# e; v3 N* h+ ?- 每个 I/O bank 包含 52 个 SelectIO 接口引脚。在一些设备中，有一些HR I/O mini-banks包含26个SelectIO pin，每个都有自己独立的电源和VREF pin。（HR bank支持只有26个IO的mini-bank）
1 b9 A$ g4 S- ~6 |1 I2 i; d8 t-支持伪开漏逻辑标准（POD）。（支持DDR4的POD逻辑，但只有HP bank支持）
-HP I/O bank 提供串联输出端接控制，以提高信号完整性和简化电路板设计。（HP bank 有边界端接）
" b, c. a7 t! d- 内部 VREF 电平扫描（仅限 HP I/O bank）。每个 bank 一个专用的外部 VREF 引脚。（每个 HP bank 有一个 VREF）
- 预加重可用于 HP I/O bank 中的 DDR4 标准和 HP/HR I/O bank 中的 LVDS TX 标准。预加重降低了码间干扰和传输线损耗的影响。（HP bank的POD和HP/HR bank的LVDS TX有预借功能）
9 D  l) A! s0 y9 T' ]- 基于 VREF 的接收器（在 HP I/O 组中）和差分接收器（在 HP 和 HR I/O 组中）的线性均衡可用于克服传输通道中的高频损耗。（有线性恢复功能）
7 y. H8 g# A# Y- 接收器偏移取消可用于某些 I/O 标准以补偿过程变化（仅限 HP I/O bank）。
& C. S, n1 T' X9 a$ T- O7 S) `% ]- 数字控制阻抗 (DCI) 仅适用于 HP I/O bank。 DCI 每组仅使用一个参考电阻器，VRP 引脚上的 240Ω 至 GND。驱动器或输入端接的值分别由 OUTPUT_IMPEDANCE 和片上端接 (ODT) 属性决定。
1 {* P2 k5 X6 P  t! M-VCCAUX_IO 仅支持 1.8V 的标称电压电平。
- HP I/O bank 支持 MEDIUM 的 SLEW 值。
7 Z  \( V7 n/ }  R' g- DCITERMDISABLE 端口可以控制 HP I/Obank 中的 DCI 和非 DCI 片上输入端接功能。
( n/ H3 r6 ^) X- @5 U/ G3 e, P- 在适用的情况下，置位 IBUFDISABLE 会导致互连逻辑的输入为 0。这与在 7 系列器件中置位 IBUFDISABLE 后产生的 1 不同。
7 p' j( p% K$ R' Z. y: q4 g5 x5 g- 位片实际上是一个物理层 (PHY) 块，它替代并增强了组件模式原语的功能。该 PHY 模块可更严格地控​​制时序，并提供新功能，可在 UltraScale 器件中实现更高的数据速率接收。
8 c: C, }/ G2 D# E- 专用于 VirtexUltraScale+ 器件、Kintex UltraScale+ 器件和 Zynq UltraScale+ MPSoC 的 HP I/O 支持 MIPI D-PHY 发送器和接收器功能。

2、HD
  M$ i) L  n3 i! a高密度 (HD) I/O bank 是 SelectIO 资源，旨在支持电压范围从 1.2V 到 3.3V 的各种 I/O 标准。 HD I/O 针对以高达 250 Mb/s 的数据速率运行的单端、电压参考和伪差分 I/O 标准进行了优化。 对真差分输入（带有外部终端）的有限支持也可用于支持 LVDS 和 LVPECL 时钟输入。 HD I/O 还包含接口逻辑，包括寄存器和静态延迟线，以支持异步、系统同步和基于时钟的源同步接口。

每个 HD I/O bank 包含 24 个 I/O 引脚。 当定义为单端标准时，HD I/O 引脚支持输入、输出和双向操作模式。 成对的 I/O 引脚可用于支持差分标准功能。 对于伪差分标准，如 DIFF_SSTL15，输入、输出和双向支持可用。 真正的差分标准，如 LVDS_25，只能用作输入缓冲器。
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