源时钟路径和目的时钟路径延时不一致

whatever_ · 发表于 2022-6-20 13:45

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分析A、B两个信号（由同一个时钟驱动）之间的时序时发现源时钟和目的时钟经过相同的元件或走线的延时是不一样的，不知道为甚会是这样。
例如MMCME2_ADV这个元件，Vivado分析源时钟路径时这个元件的延时为-7.378ns，分析目的时钟路径时这个元件的延时为-6,292ns。

I_believe · 发表于 2022-6-20 14:54

时序分析时，器件模型参数是一个范围值。
其中对于Setup的分析，需要假设Source clk的net delay和logical delay都是最大的情况，而Destination clk则相反，是最小的情况。

duhe3hfu · 发表于 2022-6-20 15:02

当两个信号（用同一个时钟驱动）之间的时序时发现源时钟和目的时钟经过相同的元件延时是应该一样的，就是由于接线走向路径不同或在某些部位***扰就会不同步,这很正常,需要仔细对应走向路径,避免出现二者差异就可以避免出现这样的现象.

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