FPGA Verilog一个基础问题

qian211111

27   rs232_rx0 <= rs232_rx ;
1 f7 `" X" |" f9 f6 w1 `28    rs232_rx1 <= rs232_rx0 ;
6 u8 ~8 ?) G& o0 W2 x29    rs232_rx2 <= rs232_rx1 ;
30    rs232_rx3 <= rs232_rx2 ;

没看明白这几个语句所要实现的结果是怎样的。

assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0

4 m: _- S: \8 D! n3 Y1 I* q: T' v

someone

好像是分别读取rs232_rx的数据，按优先顺序存入rs232_rx2,rs232_rx1,rs232_rx0，即rs232_rx2是最早的数据，rs232_rx0是最后的数据，neg_rs232_rx 在数据为1100时为1，否则为0。

li205212021

上边四句应该是时序逻辑，每一个时钟周期赋值一次。最终assign那就其实应该是RX1下降沿之后到RX2下降沿之前的那个时钟周期，neg_rs232_rx 会有一个正脉冲信号。

nocturne

下面四句是一个移位操作；
27   rs232_rx0 <= rs232_rx ;
28    rs232_rx1 <= rs232_rx0 ;
7 E5 N  M) F* e4 w1 c. m  s29    rs232_rx2 <= rs232_rx1 ;
30    rs232_rx3 <= rs232_rx2 ;
这一句是计算奇偶校验的
- w0 H' `! h) u/ h7 @$ E$ P* M' M% F assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0