CPLD双时钟实现问题

MrL1 · 发表于 2022-6-8 10:59

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cpld想对一个信号进行检测，为了提高精度和降低功耗，想用一3M的外部晶振倍频成100M和3M的双时钟，在信号未来到之前用低频时钟，检测到信号是用高频时钟，这样也减少计数器的位数，节省CPLD的资源，这种双时钟用CPLD能实现吗？

oewqe · 发表于 2022-6-8 11:27

CPLD一般不带锁相环的如果你用得带锁相环就可以，你用双时钟编译的时候会警告，不管继续编译是可以实现的

dsgh · 发表于 2022-6-8 13:13

CPLD无法倍频到100M的

理论的 · 发表于 2022-6-8 13:22

再看看别人是怎么说的

land · 发表于 2022-6-8 13:33

一楼说的很不错的

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