ALLEGRO_约束规则设置步骤（以DDR为例）

zxshunine · 发表于 2022-5-30 13:42

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

DDR 时钟: 线宽 10mil，内部间距 5mil，外部间距 30mil，要求差分布线，必需精确匹
配差分对走线误差，允许在＋20mil 以内
DDR 地址、片选及其他控制线：线宽 5mil，内部间距 15mil，外部间距 20mil，应走成
菊花链状拓扑，可比 ddrclk 线长 1000－2500mil，绝对不能短
DDR 数据线，ddrdqs，ddrdm 线：线宽 5mil，内部间距 15mil，外部间距 20mil，最好在
同一层布线。数据线与时钟线的线长差控制在 50mil 内。

游客，如果您要查看本帖隐藏内容请回复

modengxian111 · 发表于 2022-5-30 14:56

菊花链

zwzlove · 发表于 2022-5-30 16:06

菊花链

shapeofyou888 · 发表于 2022-5-30 16:33

DDR布线

angel11 · 发表于 2022-5-30 18:05

感謝分享

gleefly · 发表于 2022-5-30 23:29

谢谢分享,搂主辛苦.

holinight · 发表于 2022-6-1 03:04

谢谢分享

lwd_lr · 发表于 2022-6-1 17:34

学习学习

tanke · 发表于 2022-6-7 15:51

学习学习，，，谢谢，，，，

16605528617 · 发表于 2022-6-7 22:26

布线

lucky99 · 发表于 2022-6-18 10:32

谢谢分享

star530 · 发表于 2022-7-4 23:42

来来学习，谢谢

夏日么么茶 · 发表于 2022-7-8 16:27

学习学习。。。

eagle31 · 发表于 2026-1-14 09:35

学习学习，，，谢谢，，，，

帐号		自动登录	找回密码
密码			注册

ALLEGRO_约束规则设置步骤（以DDR为例）

EDA365欢迎您登录！

浏览过的版块

推荐内容 /1