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[Cadence Sigrity] [求助]我的仿真结果为什么会这样呢?

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1#
发表于 2011-10-20 23:20 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 gn165625076 于 2011-10-20 23:26 编辑
9 L0 A7 ]6 L4 G$ {& y( B8 t  \# T; j7 ?2 J7 f
我准备用FPGA做IIC通讯,SDA和SCL为双向传输,当数据输出为0时,输出低电平;当输出为1时,将IO管脚转换成高阻态,这时可以利用电源将数据线电平拉高。但我用sigxp模拟传输时遇到了问题,当IO管脚转换成高阻态时,信号电平远远达不到VCC,不知道是何原因,求解。) l# S5 i* G8 A& ~2 c/ \

5 ^! E5 j# F, {$ ^$ h其中传输线延迟1ns,IO模型用的cadence默认的模型
% d! @, d0 e; @% n" I& N  `/ _1 t) e( W) S, p+ O; i: @& Q
4 |6 T9 p% }* m4 I: X7 p
激励源低电平与高阻态切换时用enable设置不知道对不对5 I5 s; V$ q/ N' I

6 {, y; B' N1 x5 ]! Y' e* u
" y! y/ q/ S! J' p6 u& t$ Q高阻态时电平远远达不到3.3v,仿真结果让人困惑
- s% C! p  `: d$ a( i/ p, _$ e; w" B0 i7 o6 `
求高人指点{:soso_e183:}

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2#
 楼主| 发表于 2011-10-21 12:48 | 只看该作者
原因已找到,电容单位弄错了,而且多个0。另外问下我的激励源是否设置正确?

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3#
发表于 2011-11-20 12:04 | 只看该作者
看帖子的都发表一下看法

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4#
发表于 2012-3-30 17:13 | 只看该作者
路过,想学习仿真!

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5#
发表于 2012-4-7 14:38 | 只看该作者
继续支持没话说~ 楼主真强
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