vhdl 双向总线缓冲器仿真出现蓝线

hfiwioq

原代码如下：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY bio_buffer IS
8 B8 w: z$ l; I& p4 V2 CPORT(a,b:INOUT STD_LOGIC;
     en,dr :IN STD_LOGIC
7 N4 G9 [" H7 o+ b! I" V% h     );

END ENTITY;

ARCHITECTURE behaver OF bio_buffer IS
. P  P( M$ J) PSIGNAL aout: STD_LOGIC;
SIGNAL bout: STD_LOGIC;
BEGIN
  PROCESS(a,dr,en)
  BEGIN
$ o$ o- \/ g' y( p2 V7 l0 s& ^    IF((en='0')AND(dr='1')) THEN bout<=a;
     ELSE bout<='Z';
1 w0 z' N9 S0 o8 {( t  K0 J6 q     END IF;
! h- [  T3 v: L     b<=bout;
$ n; x% Q  b% f    END PROCESS;
  PROCESS(b,dr,en)
  BEGIN
    IF((en='0')AND(dr='0'))THEN aout<=b;
     ELSE aout<='Z';
+ x' W1 Y" c& F; m3 H     END IF;
* E9 J9 _. \7 k2 j! Q4 a5 l     a<=aout;
  END PROCESS;
END ARCHITECTURE;
  仿真结果如下：

  可以看到在输入信号a改变后，用以接手输入信号值的bout赋值正确，同时也有写b<=bout这条语句，为什么b信号始终为高阻状态，求大神解答。
1 x. ^# @' l: y- F( ]

aid4her

不够什么HDL语言，都是在描述“电路”，只要你烧到芯片中，不管你是不是使用它，这个电路都在工作。你的问题都是出在这上面。包括你上次的问题。

R_myself

在对INOUT端口进行仿真时，应初始化为‘Z’，同时在对该类型端口赋值操作后，应使其立即恢复到‘Z’状态，否则会影响总线上数据的读取（内部数据写总下，代码赋值也相当于写总线，相当于对同一信号赋两个不同的值，会出现不定态）。