verilog中module间连线问题

I_believe

代码如下：rst_n前为啥加感叹号，是不是写错了啊，lattice官网的例程，看到的请回复一下啊，谢谢

, R6 P- @, C# ]* K8 Ninput rst_n；
8 L. b" O* j( R  @- wEFB_UFM inst1 (        .wb_clk_i(clk_i ),                                        // EFB with UFM enabled
                                .wb_rst_i(!rst_n ),
                                .wb_cyc_i(wb_cyc_i ),
- J* V" C; _: ~# d9 X5 u/ @% j5 n                                .wb_stb_i(wb_stb_i ),
                                .wb_we_i(wb_we_i ),
                                .wb_adr_i(wb_adr_i),
3 e, k. ?+ B; T" `2 E( `( v                                .wb_dat_i(wb_dat_i ),
                                .wb_dat_o(wb_dat_o ),
                                .wb_ack_o(wb_ack_o ),
                                .wbc_ufm_irq( )
                                );

whatever_

那是去反的  这个估计跟时序有关系啊

unfaithful2021

!rst_n，就是把这个信号取反。跟连不连线没冲突啊。你理解成取反再连接就行了。

I_believe

whatever_ 发表于 2022-5-23 13:12
7 X7 @* }/ R- I5 e那是去反的  这个估计跟时序有关系啊

4 h" J7 s  C- Z8 d那不是连线吗？取反是啥意思