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8层板,这样的参数阻抗控制如何实现?

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1#
发表于 2011-10-10 12:38 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
发到工厂,工厂说实现不了,觉得奇怪。
7 |8 m5 K( x( `* q4 r
4 M+ c2 J* C) b4 K( ~1 A八层板:% u# a% F8 ]9 @0 t1 v0 k- `# |) p
层叠结构:TOP布线--L2电源--L3地--L4布线--L5布线--L6地--L7电源--BOTTOM布线
$ j" i3 ^! c- H7 [: f5 B0 _8 N) s' P
阻抗控制要求:8 s% T9 z8 K* y5 B3 v7 l2 x
TOP:4.5mil线宽/8mil线距,单端50差分100
5 P1 Y" M! m- k  v- m8 ]L4: 4mil线宽/8mil线距,单端50差分100
# I# F# h4 U6 w) L" q% bL5:4mil线宽/8mil线距,单端50差分100
: i6 L* ~* @- ~9 n# FBOTTOM:4.5mil线宽/8mil线距,单端50差分100
2 ~8 s0 e/ `- {- K; d  v3 D' ~# _# |+ _4 E
层叠说明:, o( a/ \% s, y: n
L3和L6为地层,目的是为L4和L5层做好屏蔽和参考。设计的初衷是L4层和L5层之间间距很大,保证L4和L5上的信号互相不会干扰。" Z- e6 I! W0 }$ M# n
7 w# i: N- \5 G
请问这样的层叠结构是否可以实现上述阻抗控制要求。
$ L- Q/ `, N1 K. |% _- i5 \1 U/ w6 ]8 U, ^
谢谢大侠们。

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2#
 楼主| 发表于 2011-10-10 12:40 | 只看该作者
另外,请教一个问题,cadence中阻抗计算结果和si9000的阻抗计算结果差距有多远呢?

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3#
发表于 2011-10-10 12:54 | 只看该作者
不能同时满足差分阻抗100欧姆和特性阻抗50欧姆喔,因为如果满足100欧姆,其特性阻抗必定大于50欧姆!

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4#
发表于 2011-10-10 13:22 | 只看该作者
lz主要稍微该店,一般式FR4的厚度,线宽,线间距三个因素控制阻抗,LZ现在规定死了两个,只留一个可控。。。。。。

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5#
发表于 2011-10-10 14:06 | 只看该作者
1.6mm板厚这样的叠层比较常见。可以参考一下。
. z- L: d8 q2 }
3 t2 r; J/ A& `* [5 x( c% j7 m4 X3 Y" F/ v1 P/ F3 V- z6 O
单端线;
% \$ y6 M$ J9 F) i5 v8 e $ b4 @0 Q4 t9 \( ?* g
差分线;
: P3 \4 Z# a. f+ u % A2 q  @; ]: C7 c% ]4 H
如果电源不多,容易处理,电源层可以改为地层。

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6#
发表于 2011-10-10 14:10 | 只看该作者
关于叠层设计:
; x: u+ O$ f" N2 z* B  W6 i! J个人觉得是 层数 和 板厚 来决定 线宽 和 间距,不是规定线宽和间距来考虑叠层。
0 }) M  j: C) Q/ b1 J

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7#
发表于 2011-10-10 14:42 | 只看该作者
用SI9000,但不同的厂家参数会不同,这个需要跟厂家沟通,他们都会有相关的技术文档的。

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8#
 楼主| 发表于 2011-10-10 20:03 | 只看该作者
多谢各位,就是电源比较多,两个电源层都有分割。外层4.5mil线宽和内层4mil线宽无法更改,倒是可以放开差分线距,这样的话应该可以实现吧?% H1 @0 U9 b) D5 l

3 B1 b# v0 @4 S9 U. ^/ ?回5楼,主要因为电源分割严重,而4和5是主要布线层,所以这样考虑叠层的。

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9#
 楼主| 发表于 2011-10-10 20:09 | 只看该作者
这里继续请教另外一个问题:我所有层都是positive的,今天产生gerber之后发现via全部和所有电源层连接一起短路了,回cadence观察同样是连接到了一起,悲剧的是修改space约束thru via to shape一点也不起作用,请问这会是什么原因呢?

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10#
发表于 2011-10-10 21:15 | 只看该作者
本帖最后由 rx_78gp02a 于 2011-10-10 21:18 编辑 ) w0 B+ x2 H6 _& x3 K" {/ c
yangshuai 发表于 2011-10-10 20:09
: N) A+ M. K; k* c# n这里继续请教另外一个问题:我所有层都是positive的,今天产生gerber之后发现via全部和所有电源层连接一起短 ...
) s: ~/ b! g7 y" q9 [* N2 M0 Q/ `
9 I$ E  m# r8 I8 I" t  _2 K8 v
这个没遇到过,怪异,出gerber报错否?

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11#
发表于 2011-10-10 21:26 | 只看该作者
yangshuai 发表于 2011-10-10 20:09
0 @- ^1 r5 L& y+ Y9 \/ M' E' S' Q: C这里继续请教另外一个问题:我所有层都是positive的,今天产生gerber之后发现via全部和所有电源层连接一起短 ...
* r) {" a( N$ @! T$ X$ d! F
1:避了铜皮没
" _6 R2 J: s0 y6 P8 J7 w2:gerber参数可能不对。

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12#
 楼主| 发表于 2011-10-10 23:04 | 只看该作者
yangshuai 发表于 2011-10-10 20:09
" V) C9 n! t) w2 w) B这里继续请教另外一个问题:我所有层都是positive的,今天产生gerber之后发现via全部和所有电源层连接一起短 ...
- c. A. O. `3 e& K9 @' ]
先抱怨一句:论坛太慢了,比上国外网站还慢,晕。
' C6 {; N" {' L
2 u$ k0 y! c$ Z2 S" {. J! N正题~
, q" E1 D9 n  g! \& m4 ^' H4 j( S8 o这个问题解决了,重现编辑了一下过孔然后更新就行了。因为全是positive,删除了过孔的thermal和antipad。不知道是不是因为他们的影响,不过总算正常了。
$ J3 V7 ]/ A2 b
5 g9 l$ O; [3 `- T" Y% F  p' f会楼上两位,gerber生成不抱错,gerber参数是正确的。

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13#
发表于 2011-10-10 23:32 | 只看该作者
yangshuai 发表于 2011-10-10 23:04
7 @8 _: P& K+ A6 N0 g先抱怨一句:论坛太慢了,比上国外网站还慢,晕。
: k" M$ ~5 ^* |  C8 ]& a& G1 A
2 W2 G5 @( L6 ?7 V" P4 x$ g5 P7 c正题~

  a$ i# m) R" I花环盘和隔离焊盘不影响正片的

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14#
发表于 2011-10-11 08:31 | 只看该作者
yangshuai 发表于 2011-10-10 20:03
0 ?% O( C) q1 Q. V3 B多谢各位,就是电源比较多,两个电源层都有分割。外层4.5mil线宽和内层4mil线宽无法更改,倒是可以放开差分 ...
8 `( s" [/ u* [0 C2 [+ v8 W. m
那个参考叠层的信号层都有完整的GND相邻,电源层不夸特别重要或高速的信号,还是不错的。

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15#
 楼主| 发表于 2011-10-14 14:18 | 只看该作者
dsws 发表于 2011-10-11 08:31 : O! u( @* a$ e) m/ S
那个参考叠层的信号层都有完整的GND相邻,电源层不夸特别重要或高速的信号,还是不错的。
3 B+ S6 {0 }; {* X6 V! |
0.8mm焊盘改为16mil-8mil,顶层线宽设计为5mil,顶层阻抗54欧,基本满足要求了~
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