签到天数: 1 天
[LV.1]初来乍到
您需要 登录 才可以下载或查看,没有帐号?注册
140957dtlqi0ltd0r0ekph.png.thumb.jpg (63.45 KB, 下载次数: 0) 下载附件 保存到相册 2022-5-5 10:59 上传
140957dtlqi0ltd0r0ekph.png.thumb.jpg (63.45 KB, 下载次数: 0)
下载附件 保存到相册
2022-5-5 10:59 上传
如上图,如果一个模块里面多个并行语句always1、2、3 + _# S3 X+ u+ F ^! K H6 Ka有初值0 " w7 [! E m- w) x; g4 I$ r, o第一个always需要a为1才执行红色语句; & t! S; P0 f! g. q, a1 u! S' z3 W" }5 r而如果a只在第二个always中赋值为1;
问题:
1、这样的话always1红色部分的执行是不是在always1、always2并行执行的同时,还要等待always2赋值完成才能进一步执行?
2、问题一中的情况就是Verilog与C这类语言的区别吗?
3、如果一个Verilog中有多个这样的变量的话,代码看起来不是很乱?
下载资料威望不够?点击查看获取威望的N种方法>>
举报
签到天数: 2 天
qian211111 发表于 2022-5-5 13:19 ! K+ d }4 {; C& ^2 F5 }4 P你列的1, 2, 3都是 @(posedge sys_clk) 同一个条件的,就是同时执行的。 里面用到 a 值的地方,就是用 a 的 ...
该用户从未签到
本版积分规则 发表回复 回帖后跳转到最后一页
查看 »
关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )
GMT+8, 2025-7-27 10:39 , Processed in 0.140625 second(s), 27 queries , Gzip On.
深圳市墨知创新科技有限公司
地址:深圳市南山区科技生态园2栋A座805 电话:19926409050