FPGA配置芯片的时钟和FPGA一致吗

qian211111

就是如果FPGA的时钟是40M，那么驱动EEPROM向FPGA写入程序的时钟也是40M吗？
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lrene

这是两个概念，FPGA的时钟，可以理解为输入给FPGA的参考时钟，也可以是内部逻辑运行的最高频率时钟。

dream123

配置时的时钟，是Configruation Clock，FPGA在不同配置模式下对时钟的要求都不一样，需要查看datasheet确认，比如，你使用中低端系列的FPGA，PS模式，那么一般都建议在20MHz以内可以稳定下载。

fuu65iwi

这个问题有点意思，而且不难。假定系统时钟为25mhz，那么1秒=25us×40000，即只要对时钟计数4万次就是1秒，60个1秒为1分钟，后面类推；在fpga外面接14个数码管作为年（4个数码管）、月（2个）、日（2个）、时（两个）、分（2）、秒（2）作为时间显示，并且作为时间的设置（校对时间），校对完后开始计数。verilog程序就是个计数器而已，并将计数结果输出做显示。闹钟就是检测设定值是否和现在计数值相等，相等就输出闹铃。程序不难的。自己写吧。