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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 关于STD_LOGIC_VECTOR宽度的问题
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关于STD_LOGIC_VECTOR宽度的问题

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peerless2021
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2022-4-18 10:47 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    STD_LOGIC_VECTOR允许定义的宽度（多少个二进制数），希望大家帮忙回答下，谢谢
    & c4 A  F  g, }1 f% w0 O7 |

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    EDA365微信号及QQ群号！
    someone
  • TA的每日心情
    开心
    2022-1-29 15:05

    • 签到天数: 2 天

    [LV.1]初来乍到
    2#
    发表于 2022-4-18 11:09 | 只看该作者
    我最大写过31  downto 0，我想应该还有更大的。。。

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    unfaithful2021
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    3#
    发表于 2022-4-18 13:17 | 只看该作者
    我用过64位的，不过我个人觉得，只要不超过器件的资源，宽度可以随便设吧！

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    hfiwioq
  • TA的每日心情
    开心
    2022-1-24 15:10

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2022-4-18 13:25 | 只看该作者
    4999 downto 0 可以 9999 downto 0 个就不行了+ A  [3 @, y# x/ J
    不知道是不是STD_LOGIC_VECTOR这个的宽度问题
    8 v4 R- ?; S" z8 C2 O5 [- o" |

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