如何正确给FPGA的输入时钟和输出时钟分配引脚？

qian211111

如何正确给FPGA的输入时钟和输出时钟分配引脚？
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unfaithful2021

由于时钟信号的特殊性，所以在FPGA板子上，只有一些专门为时钟输入而用的管脚，这样才能保证输入时钟的质量

hfiwioq

时钟过来后，假设外源时钟是直接从晶体过来，那么PLL也是在设计时有可能需要的，所以从专用始终管脚到内部PLL，这就很自然的联系在一起了

we_happiness

1. 只能进入后加上BUFG，但是精准度大打折扣。
2. XILINX不推荐如此使用，但是如果能满足时序要求，使用也没有什么问题。
不需要放在特定的管脚上。