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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 计数比较器和延迟线混合结构生成PWM信号的verilog代码
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计数比较器和延迟线混合结构生成PWM信号的verilog代码

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elephant_
  • TA的每日心情
    开心
    2022-1-29 15:07

    • 签到天数: 2 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2022-4-1 13:45 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    11位的输入信号，低5位用延迟线和多选器实现，高6位用计数器和比较器实现，有木有大神会写这个的，其中那个延迟线怎么实现啊，直接用D触发器可以吗

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    nocturne
  • TA的每日心情
    奋斗
    2022-1-21 15:15

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2022-4-1 14:05 | 只看该作者
    可以使用D触发器，也可以手工布局布线。

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    li205212021

    该用户从未签到
    3#
    发表于 2022-4-1 14:54 | 只看该作者
    一直输出低电平，大概率是代码的问题。

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    someone
  • TA的每日心情
    开心
    2022-1-29 15:05

    • 签到天数: 2 天

    [LV.1]初来乍到
    4#
    发表于 2022-4-1 15:25 | 只看该作者
    代码看看，是不是有问题

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