Verilog代码中并没有定义有符号数，但在modelsim仿真中却会有负数出现是什么原因

peerless2021

在代码里面d和cnt都是无符号数，但是在编写测试文件仿真的时候，modelsim中变成了有符号数，cnt计数到1023后也会变成负的，这是什么原因呢

1 V" K7 R  J- {; N

2 p; B% i' w. A* B7 X& e

1 {8 K+ p" s5 d3 j+ \8 R3 K) }



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hfiwioq

modelsim中右键信号变量 ，可以选择有符号还是无符号的格式，你这应该是选择了有符号的显示了。

aid4her

十进制情况下的软件默认设置，你可以改为无符号数。
( @1 K9 h6 O4 h4 f也可以改成其他进制。

R_myself

modelsim仿真中可以设置输出的数据显示，右键菜单下看看