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什么是FPGA系统时钟频率？

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发表于 2022-3-23 13:42 | 只看该作者回帖奖励

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什么是FPGA系统时钟频率？

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发表于 2022-3-23 15:01 | 只看该作者

就是整个基于FPGA的数字电路的系统主时钟的频率。全同步的数字电路设计，一般使用一个全局时钟，作为驱动所有时序逻辑的主时钟。但如果设计比较复杂，可能会引入多个主时钟，即多时钟域的设计。这时，FPGA系统时钟频率约束就默认对应于所有主时钟的频率约束。如果希望设定不同的时钟频率约束，就必须单独给每个主时钟设定约束。

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发表于 2022-3-23 15:29 | 只看该作者

FPGA管脚上有特定时钟引脚，外部接有源晶振引入时钟信号（一般50M），内部有时钟线路分布，应该说是考虑到了系统延时等因素的，使内部各逻辑单元的延时最小。在FPGA编程时，即可引用该时钟作为系统时钟吧

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