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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › FPGA设计的电路速度指什么？？
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FPGA设计的电路速度指什么？？

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fuu65iwi

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1#
发表于 2022-3-18 15:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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FPGA设计的电路速度指什么？？
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I_believe
  • TA的每日心情
    开心
    2022-1-29 15:03

    • 签到天数: 2 天

    [LV.1]初来乍到
    2#
    发表于 2022-3-18 15:50 | 只看该作者
    FPGA内部有N个PLL电路(一般1到4)，PLL可以倍频或分频。50M输入经过内部PLL电路4倍频，就可以得到200M的时钟。200M并不是数据吞吐量，是时钟周期。

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    we_happiness

    该用户从未签到
    3#
    发表于 2022-3-18 16:27 | 只看该作者
    在FPGA内部，当时钟信号到来时，电平敏感事件可以处理高电平和低电平的事件，边沿触发只可以处理上升沿或者下降沿的事件。如果你把时钟当成开关信号，实际上电平事件一个时钟周期的高电平和低电平都可以处理事件。边沿事件一个时钟周期只可以处理一组数据，当然上述的前提是FPGA内部只设计了一组电路，如果设计了多组电路，那数据吞吐相应提高。至于你的电路速度其实还和你的设计有关系的。

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    peerless2021
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2022-3-18 16:28 | 只看该作者
    FPGA是并行处理电路，没有数据量的概念，请不要和CPU，单片机的概念混淆起来，应该把FPGA想像成一块PCB上安装了很多互联的TTL芯片，因此数据吞吐是由你的设计电路来决定的。

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