fifo输出的data_valid控制信号，作为下游模块的输入时

li205212021 · 发表于 2022-3-15 09:31

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fifo输出的data_valid控制信号，作为下游模块的输入时需要考虑跨时钟域传递的问题吗？因为data_valid是rd_clk时钟域产生的，而下游模块是工作在主时钟下（fifo读写时钟是由主时钟分频而来的）
如果考虑的话，是不是加简单的1bit同步器就可以了呢？

elephant_ · 发表于 2022-3-15 10:18

如果是主时钟分频下来的，就不用再做同步了，已经是同步的了

lrene · 发表于 2022-3-15 10:28

你的意思是fifo读时钟跟下游的工作时钟不是同一个时钟吗？那就直接让下游工作时钟作为fifo读时钟。

qian211111 · 发表于 2022-3-15 10:28

FPGA里面时钟数量能少则少，能用使能控制就不要用分频时钟

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