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DSP通过外接2个SDRAM构成32bit数据线，同时将FPGA作为外设连接在EMIF上，还有FLASH，UART，
0 t: {" d. ^, c& C1 Z: N3 M" |为了减轻负载，将FLASH和UART通过245缓冲隔离。) z# r0 t- m- m2 {
目前使用菊花链拓扑，SDRAM为最后一个节点，只在靠近DSP端串接匹配电阻，
& g; b4 k2 }8 P% W现在数据线仿真DSP作为驱动时过冲和下冲还可以，时序也可以，
, A8 g( M7 n; S3 v' U! O3 Z但在SDRAM作为驱动时，有严重的过冲，+5V~-1v，如果在SDRAM端也加匹配电阻，一是空间不够，二是时序也不满足了，; y! z: i! }% a8 L; T
我想知道这样的过冲有没有问题，我的拓扑结构是不是应该这样？
9 Z! Q0 D% b+ g) I/ W3 w% }5 q, [* `7 @ i" \ N! K' B
由于FPGA器件比较大，现在DSP到SDRAM最长的线长有3000多mil，且想工作在133MHz，可以实现么？, g+ g) X' A. |2 {$ b
& S! C, ]2 F4 O. I/ \
各位大侠有做过这样的设计，SDRAM都可以工作在多大频率上，是什么拓扑啊，
# a7 ?8 I8 M2 h3 u/ v1 F# A布线经验还望各位指教啊 |
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发表于 2011-9-13 11:42
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