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DSP通过外接2个SDRAM构成32bit数据线，同时将FPGA作为外设连接在EMIF上，还有FLASH，UART，
2 f- l7 w% y4 y2 L为了减轻负载，将FLASH和UART通过245缓冲隔离。
1 v7 N0 Q. W) D目前使用菊花链拓扑，SDRAM为最后一个节点，只在靠近DSP端串接匹配电阻，, T4 K, f, j; Z6 f8 ^
现在数据线仿真DSP作为驱动时过冲和下冲还可以，时序也可以，. ?. P N7 l$ D0 z
但在SDRAM作为驱动时，有严重的过冲，+5V~-1v，如果在SDRAM端也加匹配电阻，一是空间不够，二是时序也不满足了，5 B, x$ k: h% r' r" B
我想知道这样的过冲有没有问题，我的拓扑结构是不是应该这样？1 d4 t% z7 U$ W `1 h
$ ~" {- L6 R9 a+ s由于FPGA器件比较大，现在DSP到SDRAM最长的线长有3000多mil，且想工作在133MHz，可以实现么？
, v, \- S0 P" v2 J; p2 @) z: F" o, c* a
各位大侠有做过这样的设计，SDRAM都可以工作在多大频率上，是什么拓扑啊，
% m& w3 n& n2 _& E) C% p+ e) q0 ?布线经验还望各位指教啊 |
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发表于 2011-9-13 11:42
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