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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › FPGA不用的I/O引脚和时钟输入引脚怎么办？
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FPGA不用的I/O引脚和时钟输入引脚怎么办？

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R_myself
  • TA的每日心情
    开心
    2022-1-21 15:08

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2022-3-9 13:22 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    FPGA不用的I/O引脚和时钟输入引脚怎么办？
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    EDA365微信号及QQ群号！
    aid4her

    该用户从未签到
    2#
    发表于 2022-3-9 14:21 | 只看该作者
    悬空，但如果是CMOS电平，不推荐这个处理方法

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    I_believe
  • TA的每日心情
    开心
    2022-1-29 15:03

    • 签到天数: 2 天

    [LV.1]初来乍到
    3#
    发表于 2022-3-9 14:32 | 只看该作者
    通常几种解决办法：
    2 q  U' c, {) B& g; T# j2 [/ ^1。 设置三态输入，需要程序运行，配置后起作用
    ; o' ~$ L1 K* ?4 |. l5 s2。 没有管脚，外接10K电阻上拉（推荐做法）

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