本站微信 收藏本站 设为首页
 找回密码
 注册
关于网站域名变更的通知
EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › D触发器，CLK突变时，输入D也突变，触发器的输出应该如 ...
返回列表 发新帖
查看: 198|回复: 2
打印 上一主题 下一主题

D触发器，CLK突变时，输入D也突变，触发器的输出应该如何判定？

[复制链接]
qian211111
  • TA的每日心情
    开心
    2022-1-21 15:22

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2022-3-4 13:28 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

    EDA365欢迎您登录！

    您需要 登录 才可以下载或查看，没有帐号？注册

    x
    做了一个仿真：key_in作为D触发器的输入，LED_out作为触发器输出，时钟周期20ns，key_in每10ns随机变化一次，这样的设置下，key_in信号的变化沿有时会和时钟上升沿重合，根据波形图，复位信号无效时，输出led_out居然与输入key_out的值同步变化，也就是输出居然不满足D触发器的特性。引出了一个问题，D触发器，CLK突变时，输入D也突变，触发器的输出应该如何判定？
    ; J4 }1 T. I& {
    . |/ n) y' c, b9 i# U' S$ T. A
    & q- ~3 M. ?/ o" o4 g; X2 z

    ' h% ?/ R8 h2 f9 r) {( ~; v5 O

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复

    举报

    EDA365微信号及QQ群号！
    someone
  • TA的每日心情
    开心
    2022-1-29 15:05

    • 签到天数: 2 天

    [LV.1]初来乍到
    推荐
    发表于 2022-3-4 16:24 | 只看该作者
    初学FPGA容易犯的典型错误就是亚稳态识别不到位。

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 1 反对 0

    举报

    someone
  • TA的每日心情
    开心
    2022-1-29 15:05

    • 签到天数: 2 天

    [LV.1]初来乍到
    2#
    发表于 2022-3-4 14:09 | 只看该作者
    非法操作，输出亚稳态

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    返回列表 发新帖
    高级模式
    B Color Image Link Quote Code Smilies
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-7-29 17:10 , Processed in 0.125000 second(s), 28 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表