今天在调试中遇到的一个电源问题，看看有什么解决办法？

mengzhuhao

今天在调试中遇到的一个电源问题，看看有什么解决办法？
+ Z9 Q) [5 E3 X: Y3 d8 g) T8 \: L一个FPGA扩展板，输入到FPGA的时钟信号为100mhz-150mhz
发现的问题有：
（1）扩展板上芯片产生的时钟输出波形低电平接近1v左右的电平，断开与FPGA时钟输入管脚测量时钟时信号质量还可以，低电平接近0v；串接的电阻已换成0欧姆还是这样，是不是FPGA板时钟线比较长影响就是这样的呢？
1 i) z, m; X( i  G5 Z, u（2）当提供给FPGA时钟管脚频率为100mhz的时候，1.2V供电LDO输出纹波有80mv多，LVDS输出的画面肉眼看基本没问题（1024分辨率）
但是当提供给FPGA时钟管脚频率为150mhz的时候，1.2V供电LDO输出纹波有100mv多，LVDS输出的画面有斜纹（1920分辨率）
; ^/ _4 y4 h' E9 v（3）外接的是一个6.5电源，通过3个二极管分流出3路5v，然后通过ldo芯片产生模拟3.3v、1.2v，数字2.5/1.2
) s+ V; m+ e( S8 I6 r! _7 w  数模地在电源处有短接
) c4 ~) y4 R+ j: j, z4 {' i（4）现在使用的供电电源输出电流大概500-600ma，但在摸ldo的时候模拟1.2比较烫，已经使用了两个ldo并联的方式（型号用的是ams1117-1.2v），其他的电影ldo基本不烫
（5）但是在测试中还发现，断掉模拟信号输入，LVDS直接输出测试画面的话看不到斜纹（1920分辨率）
5 \" j5 a! H5 W1 e3 ~2 L

saiweili1

帮忙顶起来！

wolf198208

我大致说一下，仅供参考哈：
7 ?. r, A+ K& H1、输入到FPGA管教的始终低电平被抬高到1V左右，断掉接收器件（FPGA），信号电平正常，这边怀疑是FPGA工程文件约束了上拉电阻，导致时钟信号形成了分压，可以查看FPGA的工程约束文件。
( z1 Z. A: I4 M9 g' [- ]$ M2、芯片工作频率越高，电源纹波越大，这个可以理解，翻转频率越快了嘛，但是VCC1.2V电源的纹波超出了50mV就不正常了，这边可能是目标阻抗设计不合理，需要合理评估瞬态电流的大小；另外看一下纹波是不是谐振引起了，如果是谐振，那就要确定LDO输出电容使用是否正确。
3、LDO发烫问题，应该是LDO的压降太大，电流大了之后在LDO上面产生的热耗自然就大了，这个可以实际计算了一下最大工作电流下在LDO上产生的功耗，另外再查看一下LDO的器件手册，其允许的最大热耗是多大？
6 Y; P0 O+ {4 t/ m, Q# _4、至于模拟信号给数字信号引入斜纹的问题，需要具体分析PCB的布局和电源平面的划分情况。
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