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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 非阻塞赋值顺序问题
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非阻塞赋值顺序问题

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purpose_857
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2022-2-18 09:42 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    6 Q! p9 G% d; a8 Y# l" V+ g
    这个简单的程序可以实现3-8译码器的功能，但是我不理解在begin的语句块中两个非阻塞赋值的顺序究竟如何，看仿真结果那么应该还是先执行第一个Q的赋值操作，再执行Q【D】的赋值操作，但这不是跟非阻塞赋值的规则就不相符合了吗？（如果两个同步进行，那为啥输出的相应位是1而不是0呢？）

    ! R* e$ w: q" d& o, G" @
    ; n3 U3 \' V0 r  S) Q( I

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    someone
  • TA的每日心情
    开心
    2022-1-29 15:05

    • 签到天数: 2 天

    [LV.1]初来乍到
    2#
    发表于 2022-2-18 10:22 | 只看该作者

    3 {; N( X) l9 G/ A阻塞赋值是顺序执行的，而非阻塞赋值是并行执行
    * \5 R; l; l& j/ t6 j

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  • TA的每日心情
    开心
    2022-1-21 15:21

    • 签到天数: 1 天

    [LV.1]初来乍到
    3#
    发表于 2022-2-18 10:51 | 只看该作者
    1 U+ m0 h% W% G% E! h- y
    如果只是从结果论上讲解，这么写确实可以得出正确的结果，但是从理解上可能就解释不通了。可以考虑换一种写的方式
    1 `$ k6 l0 d. ?! N: q9 ~

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