FPGA中的晶振问题

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  (1)晶振大小根据你的设计而定，十几兆到几十兆不一定，看你的设计要求多少；
（2）FPGA往往每个BANK上都有时钟输入，两个晶振应该是连在不同的输入管脚上，可能你的系统要有跨时钟域的问题。一般来说用一个就能让FPGA工作了，但有时有特殊要求就得用多个，这时要考虑谁是主时钟，即谁是全局时钟

设计上到底有什么要求，恕我无法告诉你，因为FPGA用的场合太多了，有时为考虑和外设同步或是别的原因，有可能用几个晶振。
- P9 X8 P$ T! S7 ?& G: A- f# P跨时钟域，顾名思义，就是设计中面临多个时钟下工作的问题，这时一些时序电路尤其是FIFO之类的要格外小心，两个时钟的飘移或者是频差可能会使他溢出。
全局时钟就是你的主时钟，程序中大多数的触发器，时序电路要用的时钟，复位信号，采样率之类的都与之有关。而另一个与之对应的叫局部时钟，只是程序中有特殊需要的地方会用到，比如前面提到的与某些外设配合的地方。
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nocturne

FPGA的晶振要看设计要求

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在布局时，晶振必须要靠近芯片