FPGA设计中，:=和《=的区别是什么？

R_myself · 发表于 2022-1-19 10:01

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FPGA设计中，:=和《=的区别是什么？

peerless2021 · 发表于 2022-1-19 10:36

一般情况下，使用 <= ，为“信号”赋值。
信号，是VHDL中基本的寄存器。
:=前面，是变量，是临时的"导线名称"。

aid4her · 发表于 2022-1-19 13:36

举个例子：例如，为了计算a+b+c
x:=a+b;
y<=x+c;
这是级联的两个加法器；x只是中间过程。 y才是我们想要的结果。
以上，x和y的定义不同， x 是变量类型的； y是信号类型的。

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