为什么在fpga设计中要用全局时钟?

nocturne

为什么在FPGA设计中要用全局时钟?
) r3 d- y+ D8 S1 p2 H$ p问题补充：还有一个问题，我经常听别人用verilog编程时说“全局时钟不够用了”，什么意思？ 怎么会不够用呢？？？？
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6 S7 C; M1 A( O0 Q

fuu65iwi

因为全局时钟需要驱动很多模块，所以全局时钟引脚需要有很大的驱动能力，FPGA一般都有一些专门的引脚用于作为全局时钟用，它们的驱动能力比较强。但是如果这些引脚用完了，就只能用一般的引脚了，而它们的驱动能力不强，有可能没法满足你的时序要求。（驱动能力小的，产生的延迟会大一些）

whatever_

编程时,将fpga分成很多模块
每个模块有各自的任务
当然咯,每个模块也都需要时钟
; D3 C3 i2 ~- \0 R
一般来说设计都是同步时序电路(反之就是异步)
所以这些模块用的都要是同样的时钟
6 @. }2 i0 L. E) @7 @% N这样时序比较稳定
稳定的时序对于高速的数据处理是很重要的
- w: Z& u# f: P$ @0 s6 t) _
3 v6 G9 a; [0 S这个时钟对所有模块都一样,所以就是全局时钟
FPGA外部有这样的全局时钟引脚可以接晶振
) K5 X3 O' t3 b' @& ^, X但是这种引脚驱动能力有限
一旦模块较多,就无法全部驱动

你说的"全局时钟不够用"就是这个意思

duhe3hfu

理论上fpga的任意一个管脚都可以作为时钟输入端口。但是fpga专门设计了全局时钟，全局时钟总线是一条专用总线，到达片内各部分触发器的时间最短，所以用全局时钟芯片工作最可靠，但是如果你设计的时候时钟太多，fpga上的全局时钟管脚用完了就出现不够用的情况。。