两个PCB合并，器件和布线各用一半，怎么操作？

cccccc32

大家好！
9 c! E# y: [" M% a% g
      如题，两个PCB中的器件和连线有都各有一半与新的PCB一致，想合并到一起。目前是新建一个PCB，把两个都放进新的PCB中可以，但是把其中一个放进另一个pcb中就导致直接allegro关闭，没有提示错误。请问该怎么解决？ 谢谢！！！

art_li

这个MS要先把原理图整合好 ~~  （需要的那部分net和元件的ref都要一直）之后导入网络表，在执行sub-drawing （元件和走线一起过去，注意勾选保持元件refdes选项。GOOD LUCK!

cccccc32

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- y% H8 R7 j' G8 B3 h: ^" J% r
2 [2 \4 f9 D- H. Pok 我试试，非常感谢高人的指点！

cccccc32

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% Q6 }/ |  B: O
) q+ P( j; x7 f9 }. x1 r- c  Q请问是新建一个PCB之后导入新的网表，还是把网标导入合并其中之一的PCB呢？ 谢谢!

art_li

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都一样 后者貌似可以少导出个sub-drawing  ，线路图一定要整合好别多了少了，导致功能问题 ，小心~

cccccc32

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+ k' k0 l1 h/ z1 h" {7 T2 }  L* `好的，我再试试，谢谢！

陈丽

: M9 }* ?. j( R2 \) l9 ^
随便用一个PCB当主板，删除另一半的器件后，再用 Reues 功能将器件和线贴过去就可以了。

cccccc32

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你好！
7 W" U# i  i! G* v% Q8 d# g- E, ?     谢谢指点，我用的是15.5版本的，没用过您说的reues，请问这个功能15.5有吗？如果有在哪，谢谢！
* F. w7 s7 j4 x' m* @# k4 u; I: @7 b

cccccc32

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你好！
: Q% v3 Q9 ]1 z* |( Y+ B; K" ?
     在打扰一下，我试着把第一个PCB用subdrawing导入第二个PCB中，第二个PCB在导入第一个PCB的subdrawing前我先导入了新的网表，这样的方式都会出错，allegro直接就关闭了。这个方法没成功，不知道怎么回事？请再指点一下，谢谢！

cccccc32

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  B8 \. C4 D7 N1 l4 k- Q% `0 }我在一个PCB中导入新的net，然后再把另一个PCB放进来，但还是同样提示是allegro运行错误，直接就给关了。悲哀！！！
( W* D) M' ?9 A/ a

art_li

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不会吧~这个不好说~  1.原理图的网络表能正常导入吗？2.你的零件库里有这个板子的零件封装吗~？3.呵呵应该有outline吧。。。你的情况挺复杂  ，不会如此啊~！！
+ a! ~1 B& D: T, b( F8 C
; N# n5 p) P9 Z( b7 V. _

art_li

路径上没有中文吧~? 有错误报表吗·····

cccccc32

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7 j& y- S. |* b. G: W/ F9 b5 t2 v
谢谢您的分析，我再试试。 谢谢！
. }  m3 P* O: r7 T

cccccc32

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) {+ p4 M& V1 [! H' {, U6 O
你好！
) e. x- }9 f" w; X% m/ n6 b     路径上没中文，没错误报表，而且网表也没问题。器件的封装都有。
/ m) @: `! b, x  R

art_li

那我投降~ 怎么会这个样子~