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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 为什么触发器要建立时间和保持时间？
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为什么触发器要建立时间和保持时间？

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we_happiness

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1#
发表于 2021-12-1 13:20 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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为什么触发器要建立时间和保持时间？

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whatever_
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2021-12-1 13:56 | 只看该作者
    因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。

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    R_myself
  • TA的每日心情
    开心
    2022-1-21 15:08

    • 签到天数: 1 天

    [LV.1]初来乍到
    3#
    发表于 2021-12-1 14:48 | 只看该作者
    关于建立时间和保持时间很多书上都是介绍概念，只是简单的说明如果这两个时间不满足就不能正确采样数据，但并没有说明不满足建立时间和保持时间是如何使数据不能正确采样。还有不满足建立时间和保持时间是如何产生亚稳态的。大家能不能从D触发器电路结构的角度来解释这两个问题。

    8 k  w3 G+ ^7 q+ O* E4 n; ^" z0 D

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