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在pads里能不能产生双面测试点?

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1#
发表于 2011-7-15 17:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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layout里面可以把VIA设置为TEST POINT。
5 T. }  f5 T( }% `5 l" L1 a/ @但好象只能选底层开窗或点top access顶层开窗。4 M0 c& h- n) r, W1 M5 d
有没有办法让两层都开窗?
+ O0 f" b8 F& [2 ^如果在出gerber时,阻焊层选中VIA,可以所有VIA都开窗。又不希望这样。  _; e2 P' c# U. I2 D+ k! {

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2#
发表于 2011-7-16 10:22 | 只看该作者
1.把测试点做成器件,就像mark点那样,单层使用,还不用钻孔。& G1 e. \1 b6 x& R
2.做两种via,一种开窗,一种不开,灵活使用。

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3#
 楼主| 发表于 2011-7-18 12:15 | 只看该作者
有理。

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4#
 楼主| 发表于 2011-7-18 12:17 | 只看该作者
另一问题:在pcb上放元件如定位点和LS说的测试点元件,在eco to pcb时会被删除,有什么好办法?

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5#
发表于 2011-7-18 23:27 | 只看该作者
解决的方法只能是在logic中做对应的原理图器件。还有一种办法,但我一直没有成功过。就是在parttype的设置里面把ECO registered part的选项去掉

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6#
 楼主| 发表于 2011-7-22 09:37 | 只看该作者
LS有道理。我试了是可以的。
3 E% Z- s3 H/ u: t0 V7 ?; c9 b. e0 Q把定位点做成part,再把ECO registered part的选项去掉,在pcb中加定位点,做eco to pcb,定位点不会被删掉。
& n$ q# U; M* ~" i6 j但是直接在原理图上加定位点元件,做eco to pcb,pcb不会出现对应的元件。大概是原理图上没有接网络互连的元件都被自动删掉了。

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7#
发表于 2011-7-22 14:07 | 只看该作者
帮顶。。。。
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