PCB中，默认规则中，设为6MIL。由于有个芯片引脚间间距比较密（小于6MIL），如果采用默认的设计规则，DRC时，会显示报错。因而采用规则优先级，在COMPONENT中，对此元器件单独设置，间距设为5MIL% G. ~: \+ w+ }0 E: d
但再进行DRC时还会报错。不知道是什么原因？请各位说说个人的看法4 G; n3 Z. S/ ?- U0 A0 Y3 E. p3 b
注：此DRC虽然不影响最终的PCB生产，自己明白是由于引脚太密造成了，但这个问题不解决心里总不爽9 @: \5 l& W+ e- t
还请各位说说个人的看法+ L4 z( l+ m; O% e, E( o
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发表于 2011-7-4 21:02
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