FPGA设计中，:=和《=的区别是什么？

twel2e

FPGA设计中，:=和《=的区别是什么？
* U# e' v9 z) U3 A8 z) F) F5 z

opipo

一般情况下，使用 <= ， 为“信号”赋值。
信号，是VHDL中基本的寄存器。

) i/ v' F) _5 S% h:=前面，是变量， 是临时的"导线名称"。
5 a. I8 \; i( J! q; Y# t例如，为了计算a+b+c
4 Z) [' O: l# C" Q6 k. ex:=a+b;
% o! M3 O6 `6 H% ~2 L+ cy<=x+c;

- X* A6 d2 {* K: {) L6 f1 U这是级联的两个加法器；x只是中间过程。  y才是我们想要的结果。
/ P2 K: g8 a+ q' Q
以上，x和y的定义不同， x 是变量类型的； y是信号类型的。
5 z) u+ G$ `' N1 R4 [2 T) H

芦根苏木

:=为变量赋值，《=为信号赋值
8 R9 ?5 P6 C- ^+ q8 [8 J% q