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Xilinx 7系列FPGA收发器向导自动执行创建HDL封装器的任务，以配置Artix-7、Kintex™-7 和 Virtex®-7 FPGA 中的高速串行收发器。菜单驱动的界面允许用户配置一个或多个 更多收发器使用适用于流行行业标准的预定义模板，或通过使用自定义模板来支持各种自定义协议。 该向导生成一个包装器、一个示例设计和一个测试平台，用于快速集成和验证串行接口与您的自定义功能。向导生成一个包装器，为自定义应用程序实例化一个或多个正确配置的收发器! y q* v$ K! r* [) t8 q
G4 d; m& m: i8 m
- G# [* z" K+ ?8 w, V
- 极光 64B/66B：12.5 Gb/s/ k& _4 C/ Z5 }) z
- 极光 8B/10B：6.6 Gb/s
0 V% T' k( l9 z/ Q1 Z4 P- PCI Express® Gen1：2.5 Gb/s5 V0 A% h+ \# [ \
- PCI Express Gen2：5 Gb/s0 b# w% e5 Z1 [# }2 r
- 显示端口：1.620、2.7、5.4 Gb/s
6 h r# ~ ]# V: b! s4 N/ `- 10GBASE-R：10.3125 Gb/s" p3 D+ E9 d: `& n/ @
- 因特拉肯：4.25、5.0、6.25 Gb/s8 G0 M M# K/ D% q
- 开放基站架构计划 (OBSAI)：3.072 Gb/s
% J3 U8 Q. ^. _( @- OBSAI：6.144 Gb/s/ L8 |! P6 ^( {/ k3 c
- 10 Gb 连接单元 (XAUI)：3.125 Gb/s* ?( w& p! Y" o1 I8 T' Z+ x
- 10 Gb 精简连接单元 (RXAUI)：6.25 Gb/s
6 O$ z# ^# I! y- 串行 RapidIO Gen1：1.25、2.5、3.125 Gb/s& }/ m, X" r! _# b7 t7 t
- 串行 RapidIO Gen2：5.0、6.25 Gb/s
W; w6 D7 n. D% D/ u- JESD204：3.0、6.0 Gb/s: c5 z. S1 l, D. Q( j7 O7 C
- 100 Gb 连接单元接口 (CAUI)：10.3125 Gb/s
" L# j/ E h, @3 }* H* x$ h( Y- 10GBASE-KR：10.3125 Gb/s
0 v% \7 M: A( {, y, |2 k3 E- 通用电气接口 (CEI) 6G-SR：4.976–6.375 Gb/s& m2 T q% o6 z: b/ L Q) |
- 40 Gb 连接单元接口 (XLAUI)：10.3125 Gb/s1 J$ T5 q6 X# F7 B3 b
- 四路串行千兆媒体独立接口 (QSGMII)：5 Gb/s- W4 C# ]+ R3 S
- 高清串行数字接口 (HD-SDI)/3 Gb/s
/ d# G5 i8 ^3 ^8 w% ]串行数字接口 (3G-SDI)：1.485/2.97 Gb/s
7 t2 \+ U4 F: N5 ~! [
3 J6 C! n( s- E( j# @& E4 k3 Q5 L4 A更多内容请下载附件查看* e5 q2 v1 C5 p5 f: T
ug769_gtwizard.pdf
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7 M# |* v- k; s/ w; K+ u |
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发表于 2021-9-7 10:51
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