FPGA里面到底什么是同源时钟

MrL1 · 发表于 2021-8-18 13:37

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FPGA里面到底什么是同源时钟？

rergr · 发表于 2021-8-18 15:08

就是整个基于FPGA的数字电路的系统主时钟的频率。全同步的数字电路设计，一般使用一个全局时钟，作为驱动所有时序逻辑的主时钟。但如果设计比较复杂，可能会引入多个主时钟，即多时钟域的设计。这时，FPGA系统时钟频率约束就默认对应于所有主时钟的频率约束。如果希望设定不同的时钟频率约束，就必须单独给每个主时钟设定约束

理论的 · 发表于 2021-8-18 18:11

因为全局时钟需要驱动很多模块，所以全局时钟引脚需要有很大的驱动能力，fpga一般都有一些专门的引脚用于作为全局时钟用，它们的驱动能力比较强。但是如果这些引脚用完了，就只能用一般的引脚了，而它们的驱动能力不强，有可能没法满足你的时序要求。

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